Sisällysluettelo:

SPI Masterin suunnittelu VHDL: ssä: 6 vaihetta
SPI Masterin suunnittelu VHDL: ssä: 6 vaihetta

Video: SPI Masterin suunnittelu VHDL: ssä: 6 vaihetta

Video: SPI Masterin suunnittelu VHDL: ssä: 6 vaihetta
Video: What is SPI? Basics for beginners! 2024, Heinäkuu
Anonim
SPI Masterin suunnittelu VHDL: ssä
SPI Masterin suunnittelu VHDL: ssä

Tässä ohjeessa aiomme suunnitella SPI -väylän masterin alusta alkaen VHDL: ssä.

Vaihe 1: Yleiskatsaus SPI: stä

  • SPI on synkroninen sarjaväylä
  • Sen suosio ja yksinkertaisuus tekivät siitä tosiasiallisen standardin sarjaliikenteessä
  • Täysin dupleksiväylä
  • Yksinkertainen protokolla ja nopeimpien sarjaväylien joukossa

Vaihe 2: Suunnittelutiedot

Nämä ovat suunnittelemamme SPI Masterin tekniset tiedot:

  • Tukee kaikkia neljää toimintatilaa; dynaamisesti konfiguroitavissa
  • Kello mahdollistaa virran säästämisen
  • Staattisesti konfiguroitava sanan pituus ja nopeus
  • Yksi keskeytys sekä lähetystä että vastaanottoa varten

Vaihe 3: Aloittaminen

Ensinnäkin IP -osoitteessamme pitäisi olla kaksi rajapintaa. Yksi on sarjaliitäntä ja toinen rinnakkaisliitäntä. Sarjaliitäntä koostuu SPI: n tosiasiallisista vakiosignaaleista: MOSI, MISO, SS, SCLK.

MOSIa kutsutaan joskus SDO: ksi ja MISOa joskus SDI: ksi.

Sarjaliitäntää käytetään kommunikoimaan ulkoisten oheislaitteiden, eli SPI -orjien kanssa.

Rinnakkaisliitäntää käytetään kommunikoimaan isäntäkoneemme kanssa, eli mikro -ohjaimen tai mikroprosessorin kanssa, joka itse asiassa kertoo päällikölle, mitä tietoja sarjaliitännöillä on lähetettävä ja vastaanotettava. eli kaikki tietoväylät kuuluvat rinnakkaisliitäntään.

Meillä on globaali kello, joka ohjaa sisäistä SPI -logiikkaa, sekä SCLK, jonka tuotamme sisäisesti.

Meillä on myös joitain ohjaussignaaleja, kuten kirjoitusasetus, kello käyttöön. Ja keskeytys- ja muut tilasignaalit.

Koska meidän on käsiteltävä monimutkaisia ohjausolosuhteita, on yksinkertaisempaa suunnitella tällaiset sarjaliikenteen IP -osoitteet FSM: ksi. Suunnittelemme SPI -masterin myös FSM: ksi. Mikronesiaa ajaa toinen sisäinen kello, joka on kaksi kertaa SCLK. Tämä sisäinen kello luodaan käyttämällä globaalin kellon synkronisia laskureita.

Kaikissa ohjaussignaaleissa, jotka ylittävät kellon verkkotunnukset, on synkronointi, jotta ne olisivat turvallisempia.

Vaihe 4: RTL -näkymä SPI Master Core ja Simulation Waveforms

RTL -näkymä SPI Master Core ja Simulation Waveforms
RTL -näkymä SPI Master Core ja Simulation Waveforms
RTL -näkymä SPI Master Core ja Simulation Waveforms
RTL -näkymä SPI Master Core ja Simulation Waveforms

Se on paljas RTL -muotoilu ilman erillisiä FPGA -IP -osoitteita. Siksi se on täysin kannettava koodi mille tahansa FPGA: lle.

Suositeltava:

Yksinkertaisen nelisuuntaisen yhdistetyn välimuistiohjaimen suunnittelu VHDL: ssä: 4 vaihetta

Yksinkertaisen nelisuuntaisen yhdistetyn välimuistiohjaimen suunnittelu VHDL: ssä: 4 vaihetta

Yksinkertaisen nelisuuntaisen yhdistetyn välimuistiohjaimen suunnittelu VHDL: ssä: Edellisessä ohjeessani näimme kuinka suunnitella yksinkertainen suoraan kartoitettu välimuistiohjain. Tällä kertaa mennään askel eteenpäin. Suunnittelemme yksinkertaisen nelisuuntaisen yhdistetyn välimuistiohjaimen. Etu? Vähemmän miss -korkoa, mutta perfo -kustannuksella

Ohjelmoitavan keskeytysohjaimen suunnittelu VHDL: ssä: 4 vaihetta

Ohjelmoitavan keskeytysohjaimen suunnittelu VHDL: ssä: 4 vaihetta

Ohjelmoitavan keskeytysohjaimen suunnittelu VHDL: ssä: Olen hämmästynyt siitä, millaisia vastauksia saan tästä blogista. Kiitos kaverit vierailustani blogissani ja kannustivat minua jakamaan tietoni kanssanne. Tällä kertaa aion esitellä toisen mielenkiintoisen moduulin suunnittelun, jonka näemme kaikissa SOC -järjestelmissä - Keskeytä C

Yksinkertaisen välimuistiohjaimen suunnittelu VHDL: ssä: 4 vaihetta

Yksinkertaisen välimuistiohjaimen suunnittelu VHDL: ssä: 4 vaihetta

Yksinkertaisen välimuistiohjaimen suunnittelu VHDL: ssä: Kirjoitan tämän ohjeellisen, koska minusta oli hieman vaikeaa saada viite -VHDL -koodi oppia ja aloittaa välimuistiohjaimen suunnittelu. Joten suunnittelin välimuistiohjaimen itse tyhjästä ja testasin sen onnistuneesti FPGA: lla. Minulla on p

I2C Masterin suunnittelu VHDL: ssä: 5 vaihetta

I2C Masterin suunnittelu VHDL: ssä: 5 vaihetta

I2C Masterin suunnittelu VHDL: ssä: Tässä ohjeessa käsitellään yksinkertaisen I2C -masterin suunnittelua VHDL: ssä

UART: n suunnittelu VHDL: ssä: 5 vaihetta

UART: n suunnittelu VHDL: ssä: 5 vaihetta

UART: n suunnittelu VHDL: ssä: UART tarkoittaa Universal Asynchronous Receiver Transmitter. Se on suosituin ja yksinkertaisin sarjaliikenneprotokolla.Tässä ohjeessa opit suunnittelemaan UART -moduulin VHDL -muodossa